VSD – 静态时序分析 – I
VLSI – 基本时序检查
讲师：Kunal Ghosh
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你将学到什么
- 了解时序收敛的各种 STA 检查
- 能够对实际设计进行质量分析
- 关于真正的 STA 在行业中如何运作的专业知识，这是您在任何书籍中都找不到的
- 分步结构化时序分析
要求
- 拥有物理设计流程方面的知识会更好
- 如果没有，不用担心。本课程将以结构化的方式从基础到高级，培养您对物理设计世界的兴趣
描述
静态时序分析广泛包括时序检查、约束和库。将所有这些都放在一个课程中会使其变得庞大。因此，我们决定将其分为 3 部分，这是第一部分 – 基本时序检查。本课程将敏锐地洞察当前行业中正在执行的每一次签核时序检查。这还将向您介绍 STA 高级课程所需的计时基本术语。
时序存在于物理设计流程的每一步，但在本课程中，我们主要关注签核时序，即检查设计的每个角落是否存在任何时序违规
该课程从非常基础的课程开始，然后以中等速度逐渐将您带到高级水平。所以没有问题，你会遗漏任何细节
希望您喜欢学习本课程，就像我们喜欢制作它们一样。
快乐学习！
本课程适合谁：
- 课程从基本时序路径开始到高级锁存器检查，因此触发器的基础知识应该足够了
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