适合新手的 SystemVerilog 断言 (SVA)
从头开始的分步指南
讲师:Kumar Khandagle
口袋资源独家Udemy付费课程,独家中英文字幕,配套资料齐全!
用不到1/10的价格,即可享受同样的高品质课程,且可以完全拥有,随时随地都可以任意观看和分享。
你将学到什么
- 根据 LRM 1800 2017 对系统 Verilog 断言的见解
- 布尔、序列和属性运算符的见解
- 并发和立即断言的力量
- 系统任务和采样边缘函数的见解
- 并发断言中局部变量的使用
- 立即断言在数字系统中的应用
- 并发断言在数字系统中的应用
- 断言在 FSM 中的应用
- SystemVerilog TB 中断言的用法
要求
- 对 Verilog 的基本了解
描述
如今,在设计验证中结合断言是根据设计规范验证 RTL 行为的常见方法。独立于硬件验证语言(HVL)即。Verilog、SystemVerilog、UVM用于执行RTL验证,在验证代码中添加断言有助于快速跟踪错误。与基于 Verilog 的行为检查相比,使用 SV 断言的主要优点是复杂序列的简单实现,这会在基于 Verilog 的代码中消耗大量的时间和精力。SystemVerilog 断言的运算符集有限,因此学习它们并不困难,但选择特定的运算符来满足设计规范需要多年的经验。在本课程中,我们将通过一系列示例为选择正确的断言策略来验证 RTL 行为奠定基础。该断言有三种形式:立即断言、延迟立即断言、最终延迟立即断言和并发断言。断言是负责验证设计行为的代码。设计的全面验证本质上包括时域和非时域的验证。SV 立即断言和延迟断言使我们能够验证非临时区域中的设计功能,并发断言使我们能够验证临时区域中的设计。
本课程适合谁:
- 任何有兴趣在 VLSI 或 RTL 验证领域从事职业的人
声明:口袋资源网(koudaizy.com)提供的所有课程、素材等资源全部来源于互联网,赞助VIP仅用于对口袋资源服务器带宽及网站运营等费用支出做支持,从本站下载资源,说明你已同意本条款。