用于验证的 UVM 第 1 部分：基础知识
从头开始构建验证环境的分步指南
讲师：Kumar Khandagle
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你将会学到的
- 通用验证方法的基础
- 报告宏和相关操作
- UVM 对象和 UVM 组件
- UVM阶段
- TLM通讯
- 序列
- UVM 调试功能
- 从零开始搭建UVM验证环境
要求
- SystemVerilog 测试平台环境基础
说明
完成 RTL 设计后，编写 Verilog 测试平台总是很有趣。您可以向客户保证，该设计在经过测试的场景中不会出现错误。随着系统复杂度的日益增加，System Verilog以其强大的能力和可重用性帮助验证工程师快速定位隐藏的bug成为验证的选择。System Verilog 落后于结构化方法，而 UVM 在形成通用框架方面非常努力。配置数据库的添加改变了我们过去使用验证语言的方式。几年之内，验证工程师认识到 UVM 的功能，并采用 UVM 作为 RTL 设计验证的事实标准。UVM 将在验证领域长期运行，因此学习 UVM 将帮助 VLSI 有志者在该领域从事职业。
本课程将讨论通用验证方法的基础知识。这是一门基于实验室的课程，旨在 让之前没有 OOPS 或系统 Verilog 经验的任何人都可以立即开始编写 UVM 组件，例如事务、生成器、定序器、驱动程序、监视器、记分板、代理、环境、测试。在整个课程中使用了大量的编码练习、项目和简单的例子来为 UVM打下坚实的基础。
此课程面向哪些人：
- 任何对验证工程师角色感兴趣的人
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