UVM 验证第 2 部分：项目
使用 UVM 验证最常见的 RTL
讲师：Kumar Khandagle
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你将会学到的
- 组合电路的验证
- 时序电路的验证
- 通用总线协议的验证即。建业局，轴
- 通信协议的验证即。串口、SPI、I2C
- 了解Virtual Sequencer、Sequence Library和TLM分析FIFO的使用
要求
- UVM 基础知识
说明
完成 RTL 设计后，编写 Verilog 测试平台总是很有趣。您可以向客户保证，该设计在经过测试的场景中不会出现错误。随着系统复杂度的日益增加，System Verilog以其强大的能力和可重用性帮助验证工程师快速定位隐藏的bug成为验证的选择。System Verilog 落后于结构化方法，而 UVM 在形成通用框架方面非常努力。配置数据库的添加改变了我们过去使用验证语言的方式。几年之内，验证工程师认识到 UVM 的功能，并采用 UVM 作为 RTL 设计验证的事实标准。UVM 将在验证领域长期运行，因此学习 UVM 将帮助 VLSI 有志者在该领域从事职业。
这是一门基于实验室的课程，旨在 让任何具有 UVM 基础知识的人都能理解验证工程师如何使用 UVM 对 FPGA 中常用的 RTL 和子块执行验证。该课程涵盖组合电路（如组合加法器）、时序电路（如数据触发器）、通信接口（如时钟发生器、UART、SPI 和 I2C）以及总线协议（如 APB、AXI）的验证，以及一些有用的 UVM 概念的演示，如一个虚拟定序器、TLM 分析 FIFO 和一个序列库。
此课程面向哪些人：
- 任何有兴趣了解 UVM 在验证 RTL 功能行为方面的应用的人
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